Yield & Robustness in Today’s Advanced Technology Nodes

Přednášející:   Yervant Zorian (Fellow & Chief Architect, Synopsys)
Datum a čas: 18. března 2016, 11:00
Místo:       posluchárna T9:155, FIT ČVUT v Praze, Thákurova 9, NB ČVUT
Jazyk: Angličtina

Přidejte se k nám a sdílejte pozvánku na logo_FB Facebooku a  Twitteru#FITpcpS

Chcete vědět, jak fungují moderní integrované obvody, kterými máte napěchován váš chytrý telefon, hodinky, navigaci, notebook a spousta dalších věcí, bez kterých si dnešní digitální svět ani nedokážete představit?

Nanometrové velikosti tranzistorů nám sice dovolují vyrábět stále složitější a výkonnější integrované obvody s miliardami tranzistorů, ale toto neustále zmenšování přináší velké problémy. Obvody jsou tak náchylnější k poruchám a mají mnohem větší rozptyl možných provozních podmínek. Testování integrovaných obvodů se tak stalo klíčovou výzkumně-vývojovou oblastí se spoustou chytrých inženýrských nápadů, bez které se návrh a výroba integrovaných obvodů neobejde.

Dr. Yervant Zorian, jeden z nejuznávanějších světových expertů v oblasti návrhu a testování integrovaných obvodů a jeden z nejvýznamnějších představitelů IEEE, vám prozradí, jak čipy s miliardami tranzistorů navrhovat, vyrábět a testovat se zaměřením na FinFET výrobu. V přednášce představí i některé převratné techniky, díky nimž lze takové čipy dokonce opravovat za běhu.

 
 
Abstrakt přednášky:
With the wide adoption of nanometer technologies, it has become crucial for today’s SOCs to use advanced yield and robustness optimization solutions. These solutions provide comprehensive detection and repair of not only random defects, but also systematic and process variation defects often manifested under unique test corners. Moreover, with the adoption of FinFET technologies, these advanced solutions are extended to cover new FinFET specific defects. This keynote, besides discussing the key trends and challenges of advanced nanometer technologies, will cover solutions to handle the wide range of potential defectivity in today’s SOCs. It will also address post-silicon analysis and yield optimization trade-offs using volume diagnostic, failure coordinate calculation, reconfiguration and repair. With the proliferation of high-density packaging, such as 2.5D and 3D-ICs, this keynote will also cover robustness of dies and interconnects, via advanced test solutions based on IEEE test access standards. 
 
Vstup je zdarma, registrace není nutná.
Přednášku spolupořádá IEEE SB na ČVUT.


Poslední změna: 16.3.2016, 9:43