Ing. Jaroslav Borecký, Ph.D.

Ing. Jaroslav Borecký, Ph.D.

Ing. Pavel Kubalík, Ph.D.

Katedra číslicového návrhu

Tato bakalářská práce se zabývá návrhem a vývojem řídicího systému pro turnikety. Vyvíjený přístupový systém je postavený na poznatcích z komerčních přístupových systémů a také na poznatcích z již realizovaných systémů. Úspěšně vyvinutý a v praxi ověřený přístupový systém obsahuje většinu funkcí komerčních systémů a dále množství dodatečných funkcí, ve kterých systém předčí své konkurenty. Dále jsou součástí systému vlastní řídící jednotky pro řízení turniketů a serverová aplikace, která jednotky řídí. Díky vlastním řídícím jednotkám je systém snadno modifikovatelný a v důsledku toho levnější než běžná konkurence na trhu.

Práce na DSpace

Ing. Jaroslav Borecký, Ph.D.

Katedra číslicového návrhu

Předmětem práce je analýza dostupných technologií a následná implementace programovatelného vícekanálového sekvenceru pulzů za využití hradlového pole. Předmětem praktické části je samotný vývoj řešení v jazyce Verilog a jeho simulace a následné nasazení na hradlové pole. Rozlišení dosahující 1 ns bylo dosaženo za pomocí specializovanáno formátování instrukcí. Zařízení bylo také doplněno komunikační aplikací.

Práce na DSpace

Ing. Jaroslav Borecký, Ph.D.

Ing. Martin Kohlík, Ph.D.

Katedra číslicového návrhu

Práce se zaměřuje na dokumentaci sestavení funkčního modelu auta na dálkové ovládání náklonem hřbetu ruky pomocí vývojových a rozšiřujicích desek od společnosti STMicroelectronics. Cílem praktické části je sestrojit funkční model auta, rukavici pro uchycení desky ovladače a samotný firmware ovladače i auta. Firmware ovladače i auta bude napsán v jazyce C a pro komunikaci bude použita technologie Bluetooth Low Energy. Výsledkem praktické části je funkční ovladač a auto, které bude možné rozšiřovat o další funkce.

Práce na DSpace

Ing. Jaroslav Borecký, Ph.D.

Dr.-Ing. Martin Novotný

Katedra číslicového návrhu

Předmětem práce je vývoj 4 kanálového time to digital konvertoru připojeného k PC skrze USB 3.0 rozhranı́. Implementace je vyhotovena v SystemVerilogu, otestována za pomoci Xilinx Vivado ILA a nasazena na FPGA SoM který je připojen k vlastnı́mu hardwaru. Výsledné zařı́zenı́ je schopno přijı́mat vzorky s kadencı́ 2.5 MS/s na kanál a ukládat je do souboru na PC.

Práce na DSpace