prof. Ing. Hana Kubátová, CSc.

Školitel-specialista: Ing. Tomáš Čejka, Ph.D.

Obsahem práce bude výzkum algoritmů pro detekci, identifikaci a mitigaci bezpečnostních hrozeb a anomálií v počítačových sítích se zaměřením na oblast tzv. Internetu věcí (IoT). Z pohledu síťové bezpečnosti je nutné nahlížet na oblast IoT jako na hrozbu a to jak pro samotné IoT, tak i pro další zařízení, kdy IoT se může stát zdrojem hrozby. Je proto důležité sledovat komunikaci v těchto sítích, odvozovat z významných událostí v komunikaci další meta informace a tyto informace používat pro identifikaci zdroje hrozeb, mitigaci hrozeb a řízení strategie mitigace.

Cílem dizertační práce bude nalezení vhodných možností, jak vytvářet modely dlouhodobě uchovávající negativní či pozitivní události v komunikaci, a jak na základě těchto modelů co nejrychleji (s minimální latencí) tyto detekovat, identifikovat a odstranit zdroje problémů. Dizertabilita tématu je založena na faktech, že jde o řešení velmi netriviálních problémů, kterými jsou zpracování a filtrace velkých objemů dat společně s modelováním síťového provozu, hledání odchylek,identifikace zdrojů problémů a správné řízení mitigace těchto problémů. Na rozdíl od klasických IP sítí, IoT prostředí navíc významně využívá specifických fyzických vrstev v podobě specializovaných komunikačních protokolů, což s sebou přináší nové potenciální vektory útoků, které jsou běžnou analýzou IP provozu nedetekovatelné. Z tohoto důvodu je potřeba hledat nové způsoby monitorování IoT provozu. Základem bude výzkum v oblasti možností využití statistických metod, pravděpodobnostních modelů a využití algoritmů umělé inteligence.

Vzhledem k současným rychlostem síťových přenosů a požadavkům na on-line monitorování je nutné algoritmy navrhovat a realizovat s využitím dekompozice na hardwarovou a softwarovou část a s použitím vhodných technologií hardwarové akcelerace (např. FPGA).

Výzkum možností využití formálních metod (Petriho sítě, Markovské řetězce, UML diagramy) pro zjednodušení návrhu číslicového systému a jeho automatizaci. Předpokládejme spojení s verifikací a výpočty spolehlivostních ukazatelů ve všech návrhových fázích a úpravu a optimalizaci řešení podle různých parametrů. Cílem by měla být i vzájemná kombinace různých typů modelů a podrobný výzkum vztahů a automatizovaného přechodu mezi nimi. Dílčí výsledky a navržené metody budou průběžně ověřovány na reálných aplikacích a benchmarcích. Nedílnou součástí tématu je i studium možných nových modelů používaných v průmyslu a/nebo ve výzkumu.

Výzkum způsobů a postupů v návrhu systému s předem danými spolehlivostními parametry na bázi programovatelného hardwaru (FPGA i procesorů). Výzkum vlivu redundance na různých úrovních (v prostoru, čase, SW, HW) na odolnost proti útokům. Zahrnutí možné automatizace postupů včetně vytvoření spolehlivostních modelů a výpočtů spolehlivostních parametrů. Předpokládá se průběžné ověřování výsledků na reálných aplikacích a benchmarcích.

Školitel-specialista: Ing. Martin Kohlík, Ph.D.

Současné spolehlivostní modely často využívají zjednodušené postupy vedoucí k nerealistickým odhadům spolehlivosti a životnosti modelovaných systémů [1], nebo používají hrubé pesimistické odhady [2]. Cílem práce by měla být metodologie návrhu spolehlivostního modelu, který umožní rychlé a přesné výpočty spolehlivostních parametrů systému. Metodologie by měla zohlednit změny systému v čase (např. stárnutí, údržbu, opravy), strukturu systému (jednotlivé bloky a jejich případné zabezpečení proti poruchám) a možnosti získávání spolehlivostních ukazatelů z reálných dat [3].

• [1] Electronic Reliability Design Handbook - MIL-HDBK-338B. US Department of Defense, 1998.
• [2] M. Kohlík, "Hierarchical Dependability Models Based on Markov Chains", Dissertation thesis, Czech Technical University in Prague, 2015.
• [3] Daňhel, M.: "Prediction and Analysis of Mission Critical Systems Dependability", Dissertation thesis, Czech Technical University in Prague, 2018.

Školitel-specialista: Ing. Pavel Kubalík, Ph.D.

Cílem tohoto výzkumu je:

- návrh architektur založených na on-line detekci a opravě chyb pro FPGA obvody, které budou použitelné pro mission-critical systémy (inteligentní auta apod.), tedy systémy, u kterých je nutné dodržet požadovanou úroveň spolehlivostních parametrů, spolu se zajištěním minimální velikosti, pracovní frekvence (real-time), a tudíž i spotřeby.

- návrh vhodných metod, které by automatizovaně vybraly vhodný typ zabezpečení s ohledem na konkrétní aplikaci, její požadavky a nutná omezení (design constrains), včetně rychlosti návrhu.

- využití existujících modelů a jejich úprava, které by tento problém řešily na systémové úrovni a jejich propojení s hierarchickými modely spolehlivosti, vytvářenými na katedře.

Cílovou platformou bude FPGA obvod umožňující zotavení po poruše a případně i možnost změny funkce celého implementovaného systému. Výzkum klade důraz zejména na využití nových a upravených typů bezpečnostních kódů pro optimalizovanou architekturu s detekcí a opravou chyb vhodnou pro FPGA. Klasické struktury odolné proti poruchám (TMR, duplex) budou také zohledněny a případně využity.

Vytvořené architektury budou v průběhu výzkumu ověřovány na reálných benchmarcích a vlastní sadě obvodů. Hodnotícím parametrem bude (kromě velikosti) realistický výpočet dosažených spolehlivostních parametrů.

Obsahem tématu je výzkum ověření možností, jak dosáhnout (a garantovat) předem určená omezení při návrhu systému (velikost, spotřebu, požadované ukazatele spolehlivosti, odolnost proti poruchám/útokům) vhodnou kombinací výběru a poměru hardwaru a softwaru. Předpokládáme využití systému pro návrh procesorů Codasip a otevřeného procesoru RISC-V (RISC-V byl specielně navržen pro široké použití nejen, pro vestavné systémy s důrazem na výkon i na spotřebu). Systém Codasip (https://codasip.com/) umožňuje navrhovat a upravovat specializované procesory, a to včetně verifikačních nástrojů.

Součástí výzkumu bude i použití a případná úprava vhodných spolehlivostních modelů pro ověření dosažení požadovaných parametrů s hlavním cílem určení nejlepší realizace vzhledem k původním požadavkům, tzn. například úprava instrukční sady přidáním kryptografických instrukcí, přidání dalšího bloku, použití více specializovaných procesorů apod.

Ověření výsledků bude možné jednak simulací a jednak implementací ve vhodné FPGA technologii.

prof. Ing. Hana Kubátová, CSc.

Ing. Jaroslav Borecký, Ph.D.

Katedra číslicového návrhu

prof. Ing. Hana Kubátová, CSc.

Ing. Jaroslav Borecký, Ph.D.

Katedra číslicového návrhu

Tato práce se zabývá plánovacími algoritmy pro systémy reálného času, zkoumá a~modifikuje operační systém reálného času FreeRTOS. FreeRTOS je speciálně vyvinutý pro malé vestavěné systémy, tak aby uspokojil jak nároky uživatele tak paměťové nároky malých vestavných zařízení. Po podrobném popisu prioritního plánovače přijatého z FreeRTOS jsou navrženy dva učební plánovače: první je založen na známém algoritmu přednosti s~nejbližší uzávěrkou (EDF), druhý je založen na algoritmu přednosti úkolu s~nejmenší laxitou (LLF), původně vyvinutý pro systémy s~více procesory. U~každého navrhovaného plánovače je uveden popis funkčnosti plánovače, ukázka práce daného plánovacího algoritmu a následná implementace ve FreeRTOS. Poté je správnost plánovacích algoritmů implementované ve FreeRTOS ověřena testem. Plánvací algoritmy byly vybrány na základě užitečnosti v bakalářském předmětu BI-SRC na FIT ČVUT v Praze.

Práce na DSpace

prof. Ing. Hana Kubátová, CSc.

RNDr. Jakub Klímek, Ph.D.

Katedra softwarového inženýrství

Tato závěrečná práce je podrobně zaměřena/úzce orientovaná na plánovací algoritmy, tedy plánování procesů. Tyto algoritmy se používají pří plánování procesů u operačních systémů, pracujících v reálném čase a jsou zásadní pro životnost, funkci a výstup jakékoliv aplikace, pracující v reálném čase. V případě aplikaci pracujících v reálném čase, zejména takzvaných „hard real time“ aplikací musí být stanovené hraniční termíny dodržovány co nejstriktněji a doba odezvy musí být co nejpřesnější. Existuje široká škála různých plánovacích algoritmů, které jsou využívány při návrhu v celé řadě plánováních procesů. Avšak ne všechny tyto druhy plánovacích algoritmů jsou vhodné pro aplikace, pracující v reálném čase. Z tohoto důvodu je těmto typům algoritmů věnována velká pozornost. Plánovací algoritmy jsou tak v současnosti předmětem podrobných technických testů a analýz, které jsou zaměřeny na posouzení jejich kvalit a vlastností s cílem zjistit jejich způsobilost implementace do aplikací operujících v reálnem čase. Vybrané plánovací algoritmy jsou tak dále v této práci implementovány do prostředí operačního systému FreeRTOS, pracujícím v reálnem čase a založeném na programovacím jazyku C. Konečným krokem této práce je pak spuštění vybraných aplikací v reálném čase společně s vytvořenou modifikací operačního systému FreeRTOS a vlastními implementacemi algoritmů plánovacích aplikací. Dané aplikace byly spuštěný prostřednictvím mikrokontroleru ARM Cortex-M3, a to pomocí QEMU s ohledem na konstrukční a omezení, jako je rychlost zpracovávání, determinismus, velikost, maximální provozní frekvence a hraniční termíny zpracování. Dále byly demonstrovány fungující plánovací algoritmy, běžící na operačním systému, vykonávajícím dané aplikace v reálném čase bet nutnosti vlastního hardwaru, a to díky využití QEMU, který umožnil testování, analýzu a plánování procesů daných aplikací či plánovacích algoritmů na veškerém softwarovém vybavení. Také jsme porovnali a vyhodnotili výkon implementovaných algoritmů za účelem lépe pochopit, jak se jednotlivé algoritmy chovají při daných okolnostech, což nám pomohlo lépe zvolit vhodný algoritmus pro naše aplikace pracující v reálném čase.

Práce na DSpace

doc. Ing. Hana Kubátová, CSc.

Katedra číslicového návrhu

Tato diplomová práce obsahuje teoretický základ typologie procesorů, jejich vývoje a vlastostí s důrazem na procesory typu VLIW. Čtenář je seznámen s vývojovým prostředím Codasip, ve kterém je následně implementována mnou navržená mikroarchitektura procesoru Codix VLIW. Správnost implementace je ověřena funknční verifikací a výkon je porovnán s konkurencí na trhu. Výsledkem této práce je procesor Codix VLIW na platformě Xilinx Zynq.

Práce na DSpace

doc. Ing. Hana Kubátová, CSc.

Ing. Martin Kohlík, Ph.D.

Katedra číslicového návrhu

Tato práce se zabývá metodikou převodu popisu Petriho sítí z jazyka PNML do syntetizovatelného zápisu pro programovatelná hradlová pole v jazyce VHDL. V úvodní části představí samotný koncept Petriho sítí, varianty a praktické využítí. Další část bude věnována nástrojům pro modelování Petriho sítí a jejich výhodám a nevýhodám. Následně bude vysvětlen popis v normalizovaném jazyce PNML, a poté také, jak lze sítě realizovat v programovatelných hradlových polích. Samotný převod mezi oběma formáty bude poté proveden pomocí vytvořené aplikace a předveden na zvoleném modelu Petriho sítě. V závěru práce zhodnotí funkčnost a využitelnost tohoto řešení.

Práce na DSpace