Ing. Pavel Kubalík, Ph.D.

Projekty

Metody a postupy číslicového návrhu a jejich experimentální ověření

Období
2012
Popis
Projekt je zaměřen na návrh a číslicových obvodů s ohledem na jejich velikost, rychlost, spotřebu, spolehlivost a testovatelnost. Pilotní implementace bude realizována na programovatelných hradlových polích (FPGA). Vysoké spolehlivosti chceme dosáhnout vhodným zálohováním a efektivním využitím dynamické rekonfigurace. Předpokládáme vylepšení metodiky generování komprimovaného testu, pomocí překrývání testovacích vektorů, využívající jejich implicitní reprezentace ke zvýšení efektivity testování.

Návrh metod detekujích poruchu s následnou opravou pro zařízení vyžadující vysokou spolehlivost v FPGA

Program
Studentská grantová soutěž ČVUT
Poskytovatel
Jiný tuzemský poskytovatel
Kód
SGS11/090/OHK3/1T/18
Období
2011
Popis
Projekt je zaměřen na návrh spolehlivých obvodů, poskládaných z menších zabezpečených bloků, které jsou určeny pro implementaci do programovatelných hradlových polí(FPGA). Vysoké spolehlivosti chceme dosáhnout pomocí rekonfigurace a návrhu metodiky dekompozice obvodu s následným efektivním zabezpečením nově vzniklých bloků. Současně bude vylepšena stávající metodika zabezpečení obvodů, kde bude kladen důraz na celkovou velikost obvodů se záměrem minimalizovat hardwarový overhead. Pro testování budou použity bloky z projektu staničního zabezpečovacího zařízení pro železnice. Cílem bude dosáhnout spolehlivostních norem Českých drah. Výsledné zabezpečené obvody budou vyzkoušeny a experimentálně ověřeny na FPGA.

Studium vlastností residuální aritmetiky pro řešení soustav lineárních rovnic

Program
Standardní projekty
Poskytovatel
Grantová agentura České republiky
Kód
GAP103/12/2377
Období
2012 - 2014
Popis
Naším cílem je studium vlastností vícemodulové residuální aritmetiky při řešení specifických problémů lineární algebry. Jedním z komplexních a vhodných problému je řešení velkých soustav lineárních rovnic. Toto vyžaduje vytvořit model řešiče za účelem provádění experimentů. Jako základ řešiče je zvolena metoda Gauss-Jordanovy eliminace s residuální pivotizací. Za účelem získání co nejvěrohodnějších poznatků o vlastnostech použité aritmetiky v daném modelu bude pro něj vytvořena hardwarová architektura, která bude následně emulována pomocí FPGA. Experimentální řešení nám umožňuje také verifikovat teoretické předpoklady o prostorové, časové a komunikační složitosti modelovaného řešiče.